📌 📄 内容摘要:
小卡 (@mejk) 在 求助，希望有个FPGA大佬能够帮帮忙 中发帖
问题背景
将脉动阵列的模式用verilog写出来，3x3阵列
[4f80743d4a533009f6172a62aff90a2]
在仿真的过程中，出现问题
在00,11,22这些位置，sum无法正确自加，一直维持高阻态。
经过验证，乘法器正常工作，只是特定位置的内部pe无法实现自加，其他位置是正常的
[b2f567f6b37d3e5e9232715a9632cfb]
经过验证，乘法器运行正确，只是上述位置的pe无法正确自加。
乘法器使用的是vivado的内置ip核
code.txt (6.4 KB)
代码内容如下
module pe(
input clk,
input rst_n,
input signed [3:0] left,
input signed [3:0] up,
output reg signed [3:0] r...
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